Edge-KI/AI bedeutet, dass die Algorithmen entweder direkt auf dem Gerät oder auf einem gerätenahen Server ausgeführt werden, erläutert Dr. Andreas Weder, Gruppenleiter Modulintegration am Fraunhofer IPMS. Dazu werden die Daten genutzt, die direkt vom Gerät erfasst werden – und zwar ohne dass eine Verbindung zur Cloud hergestellt werden muss. Nur die Ergebnisse der Verarbeitung werden dann in die Cloud gespeist. Damit können die Geräte innerhalb von Millisekunden mittels KI autark Entscheidungen treffen.
Für Applikationen mit
niedrigen Latenzzeiten
Um die Daten verarbeiten zu können, werden sogenannte Maschine-Learning-Modelle verwendet. Ein solches Modell wird auf der Basis von Datensätzen trainiert, um Muster zu erkennen – zunächst am Trainingsdatensatz und später mit echten Daten, beispielsweise von Sensoren. So kann es neue Fakten aus bereits bestehenden Daten ableiten und für einen bestimmten Kontext anwenden, um daraus Vorhersagen abzuleiten.
Anwendungen mit Anforderungen an niedrige Latenzzeiten können von dieser Art der Verarbeitung profitieren, da keine Verzögerungen durch die Übermittlung in die Cloud entstehen. Zudem ist das System auch bei instabilen Internetverbindungen arbeitsfähig und nicht auf die Verarbeitung der Daten in der Cloud angewiesen. Ein großer Vorteil für mobile oder autarke Anwendungen und für Orte mit instabiler Datenverbindung.
Skalierbarkeit und Datensicherheit
Da die Anzahl an IoT-Geräten weltweit enorm steigt und immer mehr Daten in die Cloud gesendet werden, spielt auch die Skalierbarkeit des Systems eine große Rolle. Des Weiteren ist natürlich die Datensicherheit heutzutage von hohem Interesse. Je mehr Daten drahtlos in die Cloud gesendet werden müssen, umso mehr Angriffspunkte liefert ein IoT-System. Die Nutzung eines Edge-Systems erschwert den Angriff von außen, da die Verarbeitung der Daten lokal in einem geschlossenen Netzwerk erfolgt. Mit der Portierung von Tensorflow Lite auf den EMSA5-RISC-V-Prozessor können Anwender können nun einfach Edge-KI-Anwendungen wie Sensordatenanalyse, Gestenerkennung oder Vibrationsanalyse umsetzen.
Prozessorkern mit vielen Möglichkeiten
Der EMSA5-Prozessor-Core des Fraunhofer IPMS kann für beliebige FPGA-Plattformen zur Verfügung gestellt werden. Die Integration in kundenspezifische ASICs für beliebige Foundry Technologien ist ebenso möglich. Entwickler, die den Prozessorkern verwenden, können Open-Source-RISC-V-Entwicklungsumgebungen, Testwerkzeuge und Bibliotheken, einschließlich der GNU-Toolchain und der umfassenden Eclipse-IDE mit OpenOCD-Debug-Unterstützung nutzen. Das Fraunhofer IPMS arbeitet auch mit Drittanbietern zusammen, um die Softwareentwicklung im Kontext der Funktionalen Sicherheit zu ermöglichen.
RISC-V als alternative Architektur
RISC-V wird zunehmend zur Alternative bei Betriebssystemen. Ist bisher vor allem die x86-Architektur vorherrschend, so hat in den zurückliegenden Jahren mit der Vielzahl an mobilen Endgeräten die Bedeutung der Advanced RISC Machine (ARM) zugenommen.
ARM zeichnet sich durch eine simple RISC-Architektur aus, durch ausreichend Rechenleistung und ein überschaubares Lizensierungsschema. RISC ist keine Erfindung der Neuzeit, schon in der Vergangenheit wurde die Softwaretechnologie in Forschung und Lehre genutzt. Mit RISC V entstand ein neuer CPU-Befehlssatz (Instruction Set Architecture, ISA), der für den Einsatz in der Praxis geeignet sein sollte. Besonderheit ist dabei das Lizenzmodell, das die kostenfreie Nutzung der Architektur ermöglicht.
RISC-V ist eine offene Befehlssatzarchitektur für Mikrocontroller und Embedded-Prozessoren sowie Grafikchips. Die RISC-V-Foundation arbeitet an den Spezifikationen und an einem umfassenden Ökosystem, an dem sich unterschiedliche Firmen und Organisationen beteiligen. Da ein RISC-V-Prozessorkern noch kein fertiger Chip ist, müssen Controller für Grafik, Schnittstellen und Bussysteme ergänzt werden.
RISC-V legt keineswegs fest, wie ein CPU-Kern aufgebaut sein muss, sondern verlangt nur, dass er gemäß der RISC-V-Spezifikation rechnet. Die Instruc-tion Set Architecture (ISA) existiert in verschiedenen Varianten. Die Buchstaben RV32I beschreiben die Minimalanforderungen, die ein Prozessorkern erfüllen muss. Dazu gehören Ganzzahl-Operationen, Multiplikation und Division ganzer Zahlen sowie Gleitkommabefehle für einfache (FP32) doppelte Genauigkeit (FP64). Hinzu kommen Vektorbefehle. Als Open-Source unterliegt RISC-V keinen Exportbeschränkungen. Hinzu kommt die Flexibilität: RISC-V-Designs lassen sich ändern und für spezifische Applikationen maßschneidern.
Überschaubarer Befehlssatz
Der Basis-Befehlssatz von RISC-V umfasst weniger als 50 Befehle. Mit entsprechenden Erweiterungen beträgt die Gesamtzahl der RISC-V-Befehle um 200. Alle RISC-V-Befehle sind auf einer sogenannten RISC-V-Green-Card, die alle Basis- und Erweiterungsbefehle auf einer Schreibmaschinenseite zusammenfasst. Da alle Befehle festgeschrieben sind, können Software-Entwickler den einmal für einen RISC-V-Prozessorkern geschriebenen Code, stets auch für jeden RISC-V-Prozessorkern verwenden, der die gleichen Basisbefehle und optionalen Erweiterungen unterstützt. Ergänzungen des Standard-Befehlssatzes erfolgen über Erweiterungen, nicht aber über neue Architektur-Versionen. Die wenigen Befehle des Basis-Befehlssatzes ermöglichen es, einfache Prozessorarchitekturen zu entwickeln, mit denen sich sehr effiziente Prozessoren realisieren lassen. (ge)
Weitere Details zu RISC-V:
hier.pro/cZ5rF
